当前绝大多数芯片厂商走的都是SoC（片上系统）的路子。即从不同IP供应商购买软核IP或硬核IP，再结合自研模块集合成一个片上系统，然后以某个制造工艺节点生产出芯片。

但是，在超越摩尔定律的技术方向上，人们普遍认为小芯片（Chiplet）技术将是未来芯片设计的方向。这是一种搭积木造芯的模式，通过内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片。据我们了解英特尔等少数几家公司，已经有数年时间使用基于小芯片的技术，但这些公司通常是对整个设计流程拥有完全控制权的异类。

图1：英特尔Chiplet的3D face-to-face堆叠的Foveros技术，来源：网络

而我们的梦想是，希望能够像今天的系统级芯片设计人员从第三方供应商那里获得软IP功能一样，也可以从多个供应商那里获得硬芯片IP。可以预测，未来的许多小芯片在尺寸和复杂程度上都将超过今天的集成电路ASIC、ASSP和SoC。

图2：先进的多芯片封装演进路线图，来源：网络

此外，当今大多数集成电路都采用了某种形式的片上网络（NoC），它可被视为跨越整个集成电路的互连IP。

那么，这些基于NoC的小芯片将如何相互通信？也就是文章开头我们所说的“内部互联技术”是怎样实现的？

对于小芯片来说，使用的是Die-to-Die接口，即芯片到芯片的互连/接口技术的D2D互连方案。这种技术是直接利用了连接裸片的极短通道的特征，通常由一个PHY和一个控制器模块组成，在两个裸片的内部互连结构之间提供无缝连接。

目前已有多种Die-to-Die接口方案可以满足这类需求。下图3展示的是非相干D2D互连方案。

图3：三个非相干互连示例。来源：网络如上图3a所示是两个直接D2D连接的小芯片，比较简单。复杂一点的就要涉及多个芯片了（图3b），仍然是直接D2D连接和启动时的静态映射模式配置。在涉及小芯片跳转的间接D2D路由情况下（图3c），有两种可能性：在启动时进行静态映射模式配置或在运行时进行动态映射模式配置。

当然，我们也可以考虑使用相干D2D互连，如图4。在这种情况下，除了处理器和加速器缓存等任何小芯片上的内存外，我们还展示了DDR等外部内存 (MEM) 的可能部署，大一点的灰色矩形。这些存储器是多芯片系统封装的外部存储器，需要小芯片上的存储器控制器IP，如较小的灰色矩形所示。

图4：上图显示了三个相干互连示例，来源：网络

最简单的相干互连形式是异构和非对称的，如图4a所示。在这种情况下，有一个明确的主机小芯片与外部存储器相连。图4C则是同构对称架构的互联，在这种情况下，每个小芯片都可以与自己的内存和所有其他芯片的内存对话。

我们接着来更深入地了解一下D2D互连方案，如下图5。我们将从小芯片本身采用的 NoC开始。设计人员可以使用各种NoC技术。

图5 D2D 互连示例突出显示了NoC（左）

例如，Arm公司的高级微控制器总线架构 (Advanced Microcontroller Bus Architecture, AMBA) 采用了非相干高级可扩展接口 (Advanced eXtensible Interface, AXI) 协议和相干集线器接口 (Coherent Hub Interface, CHI) 协议。假设我们的设计人员使用的是AXI或CHI等NoC协议，或者NoC IP能够生成和接收AXI或CHI流量，那么任何出站流量都必须打包成CXS等流媒体接口格式。

物理层将使用类似 Bunch of Wires (BoW)、Universal Chiplet Interconnect Express (UCIe) 或 Synopsys eXtra Short Reach (XSR) 等技术来实现。同样，入站流量将通过关联的PHY和链路层，并解压缩到AXI或CHI中。

最后，需要说明的是，小芯片这项技术仍在摸索阶段，但无论细节如何，因其在成本、良率、灵活性、可扩展性和定制方面具有无数优势，小芯片和多芯片系统将是电子设计的未来趋势！